연구팀, 접촉부만 두껍게 하는 설계로 초박막 반도체 성능 한계 극복
포스텍 연구팀이 초박막 반도체의 고질적인 한계였던 높은 접촉 저항 문제를 해결할 수 있는 새로운 반도체 구조 기술을 개발했다.
포스텍은 전자전기공학과·반도체공학과 이병훈 교수, 전자전기공학과 김민재 박사, 반도체대학원 반준호 석사 연구팀이 초박막 텔루륨(Te) 트랜지스터에서 금속-반도체 간 접촉 구조를 새롭게 설계해 접촉 저항을 획기적으로 낮추는 기술을 개발하는데 성공했다고 12일 밝혔다.
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| ▲ 포스텍 전자전기공학과·반도체공학과 이병훈 교수(왼쪽부터), 전자전기공학과 김민재 박사, 반도체대학원 반준호 석사. [포스텍 제공] |
이 연구 성과는 나노 분야 국제 학술지인 '에이씨에스 나노(ACS Nano)'에 게재됐다.
반도체 칩이 얇아지면서 칩에 들어가는 소자도 극한의 초박막화 경쟁을 이어가고 있다. 두께를 줄일수록 전기가 잘 흐르지 않는다는 구조적 한계가 있었으나 포스텍 연구팀이 '딱 필요한 부분만 두껍게 만드는' 방식으로 한계를 해결했다.
인공지능(AI)과 고성능 컴퓨팅 발전으로 반도체가 처리해야 하는 데이터 양이 크게 늘어남에 따라 연산을 담당하는 '로직'과 데이터를 저장하는 '메모리' 사이에서 발생하는 시간과 에너지 손실이 주요 병목이 생기고 있다.
이를 해결하기 위해 로직과 메모리를 수직으로 쌓는 3차원 집적 구조가 차세대 기술로 주목받고 있는데 이 구조를 만들려면 400℃ 이하 저온에서도 안정적으로 동작하는 소자가 필요하다.
텔루륨은 높은 전하 이동도와 상온 안정성, 저온 공정 가능성 덕분에 유력한 반도체 채널 소재로 꼽히고 있지만 밴드갭이 좁아 트랜지스터를 꺼도 전류가 새는 '누설전류'가 발생하기 쉽다.
이를 줄이려면 채널을 5nm 이하 초박막으로 만들어 전자를 정밀하게 제어해야 하는데 문제는 채널 두께가 지나치게 얇아지면 금속 전극과 반도체 경계에서 전자 이동이 어려워진다.
금속과 반도체 사이에는 전자가 넘어야 하는 일종의 '에너지 장벽'인 쇼트키 장벽이 형성되는데 채널이 얇아질수록 커지기 때문이다. 결국 누설전류는 줄일 수 있지만 동시에 접촉 저항이 증가해 소자 성능이 떨어지는 딜레마가 있었다.
연구팀은 기존 실리콘 공정에서 사용되는 '융기된 소스·드레인(RSD)' 구조를 적용했다. 핵심은 전류가 드나드는 전극과 직접 맞닿는 부분만 텔루륨을 더 쌓아 두껍게 만드는 것이다.
전류가 흐르는 채널은 4nm로 유지해 누설전류를 억제하면서도 금속 전극과 만나는 부분에는 텔루륨을 추가로 쌓아 전류가 더 쉽게 흐를 수 있도록 했다.
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| ▲ 융기된 소스/드레인 구조를 도입한 텔루륨 트랜지스터 모식도 및 낮아진 접촉저항으로 개선된 트랜지스터 특성(켜짐 상태 전류 17배 이상 증가). [포스텍 제공] |
실험 결과 해당 구조를 적용한 소자는 접촉 저항이 기존 97.5kΩ·μm(킬로옴·마이크로미터)에서 1.7kΩ·μm로 약 50배 감소했으며 영하 196℃ 환경에서 소자가 완전히 켜진 상태에서의 전류도 17배 이상 증가했다.
초박막 구조에서 '낮은 저항'과 '높은 성능'을 동시에 구현하는 데 성공한 것이다. 특히 이 기술은 스퍼터링이라는 대면적 저온 증착 공정으로 구현할 수 있어 실제 반도체 양산 공정에도 적용할 수 있는 확장성을 갖는다.
이병훈 교수는 "얇을수록 저항이 커지는 초박막 반도체의 고질적인 딜레마를 '국소적 두께 제어'라는 새로운 밴드 엔지니어링 방식으로 문제를 해결했다"며 "차세대 3차원 고집적 반도체 상용화에 광범위하게 적용될 수 있는 핵심 플랫폼 기술이 될 것으로 기대한다"고 밝혔다.
KPI뉴스 / 장영태 기자 3678jyt@kpinews.kr
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