업계 최초 '12단 3D-TSV' 패키징 기술 개발
최대 용량 24GB 고대역폭 메모리 제품 구현 가능
속도와 소비전력 획기적 개선 기대▲ '3D-TSV' 기술 적용 시 8단과 12단 구조를 비교한 이미지. [삼성전자 제공] 삼성전자가 업계 최초로 '12단 3D-TSV(3차원 실리콘 관통전극)' 패키징 기술을 개발했다고 7일 밝혔다.
'12단 3D-TSV'는 기존의 금선(와이어)을 이용해 칩을 연결하는 대신 반도체 칩 상단과 하단에 머리카락 굵기의 20분의 1수준인 수 마이크로미터 직경의 전자이동통로(TSV) 6만 개를 만들어 오차 없이 연결하는 첨단 패키징 기술이다.
이 기술은 종이(100㎛)의 절반 이하 두께로 가공한 D램 칩 12개를 적층해 수직으로 연결하는 고도의 정밀성이 필요해 반도체 패키징 기술 중 가장 난이도가 높은 기술이다.
'3D-TSV'는 기존의 와이어 본딩(반도체 기기 제조 시 집적 회로 또는 다른 반도체 기기와 패키징 사이 상호 접속을 만드는 방법) 기술보다 칩들 간 신호를 주고받는 시간이 짧아져 속도와 소비전력을 획기적으로 개선할 수 있는 점이 특징이다.
▲ 기존의 와이어 본딩 기술과 '3D-TSV' 기술을 비교한 이미지. [삼성전자 제공] '3D-TSV'는 기존의 8단 적층 HBM(고대역폭 메모리)2 제품과 동일한 패키지 두께(720㎛)를 유지하면서도 12개의 D램 칩을 적층해 고객이 시스템 디자인을 변경하지 않고도 보다 높은 성능의 차세대 고용량 제품을 출시하도록 지원한다.
이 기술에 최신 16Gb D램 칩을 적용하면 업계 최대 용량인 24GB HBM 제품도 구현할 수 있다. 이는 현재 주력 양산 중인 8단 8GB 제품보다 3배 늘어난 수준이다.
백홍주 삼성전자 DS부문 TSP총괄 부사장은 "인공지능, 자율주행, HPC(고성능 컴퓨팅) 등 다양한 응용처에서 고성능을 구현할 수 있는 최첨단 패키징 기술이 날로 중요해지고 있다"면서 "기술의 한계를 극복한 혁신적인 '12단 3D-TSV 기술'로 반도체 패키징 분야에서도 초격차 기술 리더십을 이어가겠다"고 말했다.